Delay-Insensitive Floating Point Multiply-Add-Subtract Unit

 
Sokolov I.A., Rozhdestvenskij Yu.V., Diachenko Yu.G., Stepchenkov Yu.A., Morozov N.V., Stepchenkov D.Yu., Djachenko D.Yu. (Federal Research Center “Computer Science and Control” of the RAS)
 
Abstract - The subject of this paper is a floating point unit implementing fused multiply-add-subtract operation. It belongs to the delay-insensitive self-timed circuits which do not depend on delays both in cells and on wires. It is fully compliant with IEEE 754 Standard and processes both a sum and difference between product of first two operands and third operand. Each 64-bit input operand contains either one double precision number, or two single precision numbers. Thus presented unit calculates either one operation with double precision numbers, or two simultaneous operations with single precision numbers. Multiplier utilizes modified Booth algorithm. In order to increase its performance, it is divided into two pipeline stages with accelerated forced switching to a spacer phase. Booth encoder circuit is integrated into an input FIFO. FIFO is implemented as a register file with an output multiplexer and read and write address counters. Usage a ternary redundant self-timed code for multiplying, adding and subtracting provides a reduction of unit's complexity. Indication subcircuit considers the constrains imposed by an equichronous zone for chosen fabrication technology. For decreasing energy consumption, the fused multiply-add-subtract unit implements one-channel pipeline. The unit is designed for 65-nm CMOS bulk technology using an industrial standard cell library supplemented by self-timed cells. It provides 3 Gflops performance and 2.9-ns latency.

Keywords - redundant coding, ternary adder, Wallace tree, equichronous zone, FIFO.

Нечувствительный к задержкам блок умножения-сложения-вычитания с плавающей точкой

 
Соколов И.А., Рождественский Ю.В., Дьяченко Ю.Г., Степченков Ю.А., Морозов Н.В., Степченков Д.Ю., Дьяченко Д.Ю. (ФИЦ «Информатика и Управление» РАН, г. Воскресенск)
 
Аннотация - Представлено устройство совмещенного умножения-сложения-вычитания, независящее от задержек в элементах и проводниках. Оно полностью соответствует стандарту IEEE 754 и реализует одновременно операции сложения и вычитания третьего операнда из произведения первых двух. Каждый 64-разрядный операнд содержит либо одно число двойной точности, либо два числа одинарной точности. Для увеличения быстродействия умножитель, реализующий модифицированный алгоритм Бута, разбит на две ступени конвейера с ускоренным переключением в спейсер. Схема кодера Бута интегрирована во входное FIFO. Выполнение сложения и вычитания в троичном избыточном коде обеспечивает сокращение аппаратных затрат всего блока. С целью сокращения энергопотребления блок построен как одноканальное устройство. Блок разработан на базе объемной КМОП технологии с проектными нормами 65 нм с использованием библиотеки стандартных элементов, дополненной самосинхронными элементами, и обеспечивает производительность на уровне 3 гигафлопс.

Ключевые слова - избыточное кодирование, троичный сумматор, "дерево" Уоллеса, эквихронная зона, FIFO.