Главная         Авторы   Статьи   Год проведения   Тематика   Организации        Конференция МЭС

Тематика

Листинг работ с разбиеним по тематике докладов. Нажмите на название работы для того, чтобы увидеть ее подробное описание. Выборку можно ограничить, указав диапазон годов проведения конференции, или выбрав одну конкретную тему.

Выбрать: с по год
 
Все темы

Генетические алгоритмы в САПР СБИС
Исследование магнитных свойств материалов
Клеточные автоматы
Методы высокоуровневого моделирования
Методы и алгоритмы автоматизации топологического проектиров...
Методы логического синтеза и функционально-логического моде...
Методы моделирования электрических характеристик СБИС
Методы приборно-технологического моделирования СБИС
Методы цифровой обработки информации и цифровые фильтры
Методы электро-теплового моделирования
Модели приборов для схемотехнического моделирования
Моделирование каналов передачи данных
Нетрадиционные вычислительные системы
Проблемы разработки АЦП
Проблемы разработки сенсорной микросхемотехники
Проектирование СБИС сигнальных процессоров
Проектирование аналоговых и смешанных функциональных блоков...
Проектирование микро-электромеханических систем
Проектирование помехоустойчивых систем
Проектирование приборов наноэлектроники
Проектирование приборов наноэлектроники на базе джозефсонов...
Проектирование радиационно-стойких СБИС
Проектирование систем на кристалле (СнК) и IP-блоков
Проектирование технологических процессов
Проектирование фотоприёмных СБИС
Проектирование цифровых функциональных блоков СБИС
Проектирование элементной базы для космической и навигацион...
Проектирование элементов СБИС
Проектирование элементов памяти
Выборка по тематике: Проектирование цифровых функциональных блоков СБИС
Выбраны работы: с 2005 по 2018 год
В выборке - 79 работ
CIАБВИКМОПРСТФЦ
C 
 
“Cycle – To – Cycle” методология временного анализа быстродействующих синхронных интерфейсов
I 
 
IP-блок кодирования CAVLC для видеокодека H.264/AVC
IP-блок упаковки кодов переменной длины
А 
 
Автономная верификация микропроцессоров на основе эталонных моделей разного уровня абстракции
Адаптация тестов для оценки производительности 64-разрядного универсального суперскалярного микропроцессора
Анализ эффективности комплексного использования схемотехнических методов снижения энергопотребления сложно-функциональных блоков цифровых СБИС
Аппаратная реализация кодека ранговых кодов
Арифметические алгоритмы системы кодирования 1 из 4 с активным нулем и оценка параметров быстродействия и занимаемой площади блока суммирования
Архитектура контроллера интерфейса памяти SRAM для обеспечения максимальной производительности коммутирующего устройства
Архитектура оптического устройства приема информации в микропроцессорных вычислительных системах
Архитектура средств встроенного самотестирования микросхем памяти
Архитектура унифицированного вычислительного блока для бесконтактной фотонной системы измерения параметров рельсовой колеи
Б 
 
Библиотека самосинхронных элементов для технологии БМК
Блок мониторинга СБИС микропроцессора
Блок самотестирования внутренней памяти
В 
 
Виртуализация устройств прямого доступа к памяти
И 
 
Использование двухфазных КМОП логических элементов в блоках помехоустойчивого кодирования данных
Использование параллельных вычислений при автоматизированном проектировании СБИС
Исследование зависимости производительности DSP-ядра от глубины его конвейера инструкций
Исследование эффективности аппаратной реализации отслеживания зависимостей по данным в структуре конвейера сопроцессора СР2 микропроцессора КОМДИВ128-RIO
К 
 
Комплект интегральных микросхем для управления силовыми транзисторными ключами
М 
 
Маршрут эффективной разработки ИС
Методика встроенного тестирования субмикронных цифровых КМОП СБИС
Методика оптимизации и оценки эффективности кэш-памяти второго уровня
Метод оптимизации быстродействия ПЛИС на микроархитектурном уровне с помощью механизма конвейеризации
Метод снижения температурной зависимости временных задержек цифровых интегральных схем
Методы повышения производительности суперскалярного RISC-процессора
Микроконтроллер 1830ВЕ32У – 8-разрядная архитектура MCS-51 в радиационно-стойком исполнении
Модули вычисления функций обратной величины и обратного квадратного корня одинарной точности
Мультиконвейерная архитектура высокопроизводительных криптоблоков, используемых в составе «Систем на кристалле»
О 
 
Оптимизация механизма предварительного считывания в кэш-памяти второго уровня
Оптимизация мощности токов утечки без изменения логического описания микросхемы
Оптимизация синтеза цепей распространения синхросигнала
Оптимизация структуры контроллеров последовательных шин. Решение проблем нехватки выводов микросхемы и загрузки процессора при передаче данных
Опыт разработки самосинхронного ядра микроконтроллера на базовом матричном кристалле
Организация саморемонта блоков статической оперативной памяти с резервными элементами
Основные подходы к верификации блока вещественной арифметики
Особенности проектирования радиационно-стойких библиотек элементов, СФ-блоков и нано-СБИС СнК
Отладка блока преобразования адресов микропроцессора
П 
 
Параметрическая оптимизация и настройка цифровых регуляторов состояния
Планирование выполнения инструкций для векторных процессоров с переменной длиной векторов
Повышение быстродействия и снижение аппаратурных затрат в декодерах Хсяо
Помехоустойчивое кодирование для субмикронных динамических ОЗУ
Проблемы создания компьютеров серии "Багет" для задач с повышенными требованиями к надежности долговременного функционирования
Проектирование гибридного регистра ассоциативной памяти
Проектирование на программируемых логических интегральных схемах быстрых компараторов большой разрядности
Проектирование самосинхронных схем: функциональный подход
Проектирование цифровых КМОП схем для экстремальных температур
Проектирование 14-портового регистрового файла и буфера трансляции адресов со сниженным потреблением с учетом особенностей технологии 28 нм
Прототипирование на основе ПЛИС для верификации многоядерных микропроцессоров
Р 
 
Размещение логических ячеек интегральных схем с одновременным учетом быстродействия и теплового режима
Разработка базовых элементов и маршрута проектирования регистровых файлов для технологии «Кремний на изоляторе» 0,25 мкм
Разработка быстродействующего блока памяти с ассоциативной выборкой
Разработка интегральных цифровых фильтров для сигма-дельта преобразователей с использованием системы Matlab
Разработка функциональной модели ППВМ по технологии single-driver c использованием среды Xilinx ISE
Реализация базовых функций задачи горения на основе операции FMA специализированного векторного сопроцессора
Реализация каналов оперативной памяти DDR4 микропроцессора "Эльбрус-8С2"
Реализация IP-блока оценки векторов движения для кодека H.264 телевизионного сигнала высокой четкости
Резонансный энергоэффективный драйвер
С 
 
САТОК - система тестирования самосинхронных микросхем
СФ-блок контроллера массива NAND Flash-памяти
Самосинхронное устройство умножения-сложения гигафлопсного класса: варианты реализации
Самосинхронное устройство умножения-сложения гигафлопсного класса: методологические аспекты
Самосинхронное устройство умножения-сложения с плавающей точкой
Самосинхронный вычислитель для высоконадежных применений
Сигнальные контроллеры МС-0226 (ЦПОС-02) и МС-0226G (МЦОС) на базе платформы "МУЛЬТИКОР"
Синтез контроллера внешних прерываний с динамически изменяемым приоритетом
Сложно-функциональный блок коммуникационной среды для систем на кристалле
Сопроцессор комплексных вычислений
Сопроцессоры вещественной и комплексной арифметики и их тестирование
Структурное решение тестового генератора для подсистем встроенного самотестирования цифровых схем
Суперскалярный 64-х разрядный RISC микропроцессор встроенного применения
Схема предсказания исключительной ситуации «потеря точности» в модуле операции «умножение с накоплением»
Схема считывания информации из энергонезависимой памяти
Схемо-топологическое проектирование ячеек СБИС
Т 
 
Тесты аттестации архитектуры RTL-модели 64-разрядного суперскалярного микропроцессора
Ф 
 
Функциональный метод анализа самосинхронных схем любого размера
Функциональный тест графического контроллера
Ц 
 
Цифровой сигнальный процессор с нетрадиционной рекуррентной потоковой архитектурой

Copyright © 2009-2018 ИППМ РАН. All Rights Reserved.

Разработка сайта - ИППМ РАН